A TSMC anunciou recentemente em um seminário de tecnologia norte -americano A densidade de defeitos (D0) de sua tecnologia de processo N2 (2NM) em comparação com seus processos antecessores no mesmo estágio.Segundo a empresa, a densidade de defeitos do processo N2 é menor que a dos nós de fabricação N3 (3NM), N5 (5NM) e N7 (7NM).Além disso, o Slide mostra que o processo N2 do TSMC ainda está a dois quartos da produção em massa, o que significa que o TSMC deve começar a produzir chips de 2 nm até o final do quarto trimestre de 2025, conforme o esperado.
Embora o processo N2 da TSMC seja a primeira tecnologia de processo da empresa para adotar transistores de nano -folhas de anel de portão completo (GAA), a densidade de defeitos desse nó é menor que o processo de geração anterior no mesmo estágio, dois trimestres à frente da produção em massa (MP).Os processos de geração anterior- N3/N3P, N5/N4 e N7/N6- todos usavam transistores de efeito de campo maduro (FINFETS).Portanto, embora o N2 seja o primeiro nó do TSMC para adotar transistores de nanofeetes GAA, sua redução de densidade de defeitos é maior que o processo de geração anterior antes de inserir o marco da produção em massa (HVM).
Este gráfico mostra a variação da densidade de defeitos ao longo do tempo, abrangendo de três quartos antes da produção em massa para seis trimestres após a produção em massa.Entre todos os nós exibidos - N7/N6 (verde), N5/N4 (roxo), N3/N3P (vermelho) e N2 (azul) - a densidade de defeito diminui significativamente com o aumento do rendimento, mas a taxa de diminuição varia dependendo da complexidade dos nós.Vale ressaltar que o N5/N4 é o mais ativo na redução de defeitos precoces, enquanto a melhoria do rendimento de N7/N6 é relativamente suave.O nível de defeito inicial da curva N2 é maior que o do N5/N4, mas depois diminui acentuadamente, o que é muito próximo da trajetória de redução de defeitos do N3/N3P.
O slide enfatiza que o rendimento e a diversidade de produtos permanecem os principais fatores determinantes para acelerar a melhoria da densidade de defeitos.Maior produção e produtos diversificados usando o mesmo processo podem identificar e corrigir a densidade de defeitos e produzir problemas mais rapidamente, permitindo que o TSMC otimize os ciclos de aprendizado de defeitos.A TSMC afirmou que sua tecnologia de fabricação de N2 obteve mais chips novos do que sua tecnologia de antecessores (já que o TSMC produz chips N2 para clientes de computação de smartphone e de alto desempenho (HPC) em risco), e a curva de declínio da densidade de densidade de defeitos basicamente confirma isso.
Considerando os fatores de risco provocados pela introdução de uma nova arquitetura de transistor, é particularmente importante que a taxa de redução de defeitos de N2 permaneça consistente com os nós anteriores baseados em FINFET.Isso indica que o TSMC transferiu com sucesso sua experiência de aprendizado e gerenciamento de defeitos para a nova era Gaafet sem encontrar contratempos significativos.
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